象限系统时序一种DDS的优化设计_我的网站

象限系统时序一种DDS的优化设计

点击:
公司纳斯达克芯片开发节能芯片 AMD为全美达注资7500万美元2011年中国功率MOSFET市场放缓的两个因素奥地利微电子模块奥地利微电子推出全新EasyPoint™博客三星多点苹果公司三星与苹果公司技术侵权官司连败两城昆山技术我国国内OLED新突破 全线打通AMOLED制造工艺技术三星台湾产业台湾3D产业的最后机会:应用内容三星平板电脑iPad不再一家独大 RIM、摩托罗拉有望崛起三星微软史密斯微软法律顾问称Android产品侵犯微软专利处理器通称芯片高通四核手机处理器明年上市 主频2.5GHz
当MSB-1为‘0’(一,三象限)时,对查找地址phase(5...0)不做任何处理;当其为‘1’(二,四象限)时,对phase(5...0)取反。ROM的输出为10位数据,其中最高位为符号位。当MSB为‘0’(一,二象限)时,输出信号符号位为‘0’,低9为ROM中的幅度数据;当其为‘1’(三,四象限)时,输出信号符号位为‘1’,低9位为ROM中的幅度数据的相反数的补码。ROM的VHDL实现的主要部分如下:市场价格在2美金左右,故本设计所占的硬件成本可以缩减到0.2美金左右。同时在ISE8.2中该设计的系统时钟最大达到159.6MHz。以上的设计性能几乎和现有的专用芯片相当,但成本下降很多。  为了进一步验证本文给出的DDS设计系统在功能和时序上的正确性,对其进行了时序仿真,使用的仿真软件为Modelsim6.1。仿真结果表明,该DDS系统可以运行在较高的工作频率下。  本文在对DDS的基本原理进行深入理解的基础上,通过采用三种优化与设计技术:(1)使用流水线累加器在不过多增加门数的条件下,大幅提高了芯片的工作速度;(2)压缩成正弦查找表,在保证芯片使用精度的情况下减少了近3/4面积,大大节约了ROM的容量。(3)采用同步接口电路设计方案,消除了系统的接口不稳定性。同时使用VHDL语言实现了优化,并把该设计适配到Xilinx公司的最新90nm工艺的Spartan3E系列的FPGA中,实际结果表明了本文给出的DDS设计方案在硬件开销方面的优势。
邓中翰的7个素质:爱国居首要有全球视野接线系列继电器Crouzet发布改良版GN系列固态继电器晶片需求厂商晶圆代工厂产能供不应求 IC设计下季度持续走强纳米大唐解决方案中芯国际拼40纳米 重振步伐颇积极标准工作组器件我国平板显示器件技术标准走向国际化专利东区诉讼案Altera与Zilog专利纠纷和解 前者赢得索赔面板厂商旺季液晶面板厂遭遇冰河期 减产削价回笼资金团队太阳能连接器Molex创新互连产品助力UMsolar太阳能汽车批评新闻线索邮箱美国国家半导体激光二极管光盘刻录机驱动器

0.34528994560242 s